DownloadJEDAT社およびパートナー企業の DAC2015 出展情報について
株式会社ジーダット
イベント情報
お客様各位
2015年5月8日
株式会社ジーダット
JEDAT社およびパートナー企業の DAC2016 出展情報について
来る2015年6月8日から10日まで、米国サンフランシスコにて開催されます「52回 DAC (Design Automation Conference)」において、当社および、パートナー各社は、下記の通り展示・デモを行います。
DACにお越しの際は、是非各社ブースにお立ち寄りくださいますようお願い申し上げます。
デモのご予約は下記メールにて受け付けておりますので、お手数ですが事前連絡をお願いいたします。
ご予約、お問い合わせは こちら
Jedat Inc. Booth: #2814
■ RVT-Circuit Synthesis
アナログ回路のマイグレーション設計期間を1/10に短縮！
再利用ベースの回路パラメータ最適化ツールです。デバイス単位に特性を保証する、新たなローカル最適化機能により、設計者の意図したパラメータが自動で得られます。
- RVT-SchematicPorting 形状、ピン名などが異なるPDKを使用した回路図の再生成
- RVT-CircuitOptimizer 回路特性の等価性を確保する回路パラメータの最適化
DESIGNER TRACKで発表を行います。
タイトル Circuit Design Method for MOS Analog-Design Reuse
詳細はこちら http://www2.dac.com/events/eventdetails.aspx?id=190-6
■HOTSCOPE/SmartMRC
HOTSCOPE
テラバイトを超えるSoC大規模マスク・レイアウトパターンでの解析・デバッグを高速に行えます。
回路図生成、トレース機能により、故障診断が容易に行えます。
SmartMRC
高速データ処理により、デファクトMRCツールとして使用されています。
OPC検証や、データ修復、パターンマッチングなどをご紹介します。
EDXACT SA Booth: #2915
物理設計・検証における寄生素子に関連したシミュレーション時間・シグナルインテグリティ・遅延・クロストークを解析します
Jivaro
ネットリスト縮退プラットフォーム 温度パラメータ（TC1,TC2）、ネガティブ抵抗、OAデータのサポート
Viso
配線の設計・解析・探索 Belledonneとの蜜結合
Belledonne
LPEフローの比較・最適化 数十GB大規模データサポート
FishTail Design Automation, Inc. Booth: #909
SDCの検証・生成・管理フローをご紹介します。
- 制約検証：
clocks, generated clocks, clock propagation, clock crossings, input/output delays, case analysis,
false paths, multi-cycle paths - 制約生成：
clocks, generated clocks, clock groups, false paths, multi-cycle paths - バジェッティングのための、RTLからの.lib作成機能
- 論理合成・P&R・STAでのmulti-mode/multi-scenario constraintsのマージ
上記のケースに関して打ち合わせされた方は、iWatchが抽選で当たります。
Fractal Technologies Booth: #1110
State of the art IP validation tools
IP validation ツール
異なる形式の設計データの一貫性と正当性をチェックします。
これにより、Standard Cell Libraries, IO libraries, IP blocks (Digital, Mixed Signal, Analog and Memories)の品質を向上します。
IC Manage, Inc. Booth: #3315
SoCやIPなどのIC設計のための高性能な設計データ管理ツールを展示します。
全社のサイトで効果的で信頼性の高いデータ管理を実現することができます。
- 次世代の設計データとIPの管理システム
- 全世界的なデータ管理プラットフォーム：GDP（Global Design Platform）
全世界に分散する他拠点を結び、高性能で一貫したデータ管理を提供します。 - IP Central：
全社で活用可能なIPの公開・配信システム。設計フローとの親和性が高く、バグ追跡システムとも統合できます。 - 新ツール Envision：
BigDataを活用し、設計作業を予測するシステムです。
詳細は、ICM社ブースでお聞きください。 - IC Manage Views：
ディスク容量を大幅に低減させる仮想ワークスペース・システムです。
＜パネル＞
6月8(月) 午後1:30-2:30 ルーム310 パネル発表を実施します。
6月8(月) 午後3:00-3:30 ルーム310 Cooley DAC Troublemaker’s Panelに、CEOのDean Drakoが参加します。
Nangate Booth: #2221
Standard Cell生成ツール群をご紹介します。
- Library Creator
- Library Characterizer
- Liberty Analyzer
および，新製品となる - Library Optimizer
スイートでのデモを行います。
ProPlus Design Solutions, Inc. Booth: #1908
高速・高精度パラレルSPICEシミュレータをご紹介します。
NanoSpice Giga 新しいカテゴリのGigaSPICEシミュレータ
従来FastSPICEでしか実行できなかった規模の回路をSPICE精度で実行可能
数ギガ素子規模のメモリのフルチップ検証とサインオフ
ファウンドリで16/14/10nm FinFETと28nm FD-SOI の精度検証済み
NanoSpice 世界トップクラスのパラレルSPICEシミュレータ
重いシミュレーションジョブのための高速なパラレルSPICE
ポストレイアウト回路など、数百万トランジスタ規模に対応
・1ライセンスで16スレッドまで可能な高性能並列処理
PNOISE解析による高性能のRFシミュレーションなど、豊富な解析機能
Runtime Design Automation Booth: #1227
SoC設計向けの、リソース管理・プロセス自動化のソリューション
- リソース管理：EDAライセンス、ハードウェア資源の測定とマルチサイトでの最適化
LicenseMonitor, LicenseAllocator NetworkComputer - プロセス自動化：設計フローメソドロジノウハウをビジュアル化することでスケジュールの最適化を支援
FlowTracer
Silicon Frontline Technology Booth: #323
“Electrical and Physical Verification of IC Layout”
SFT顧客の活用事例をご紹介します。
- 抵抗マップ(RMAP)を用いた電源ネットの早期デバッグ
電源ネットの問題をひと目で摘出 – ビア抜け、狭配線、他 - IR Dropとエレクトロマイグレーション
設計初期段階から最終サインオフまで高速、簡単にフルチップを解析 - ESD解析
大規模解析(フルチップ)と詳細解析(ESD保護素子)の2レベルをサポート - パワーデバイス解析
Electro-thermalシミュレーションによるデバイスの性能と信頼性の最適化 - 精度を保障可能な寄生RC抽出
皆様のご来場をお待ち申し上げております。
お問い合わせ、ご予約は こちらまでお願いいたします。
以上
2015年5月13日 EDXACT SA の出展製品情報を追加しました
2015年5月14日 ProPlus Design Solutions, Inc. の出展情報を追加しました
2015年5月21日 Fractal Technologies の出展情報を追加しました
2015年5月29日 IC Manage, Inc. の出展製品情報を追加しました