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株式会社ジーダット
イベント情報
お客様各位
2019年4月26日
株式会社ジーダット
JEDAT社およびパートナー企業の DAC2019 出展情報について
来る2019年6月3日から5日まで、米国ネバダ州ラスベガスにて開催されます「56回 DAC(Design Automation Conference)」において、当社および、パートナー各社は、下記の通り展示・デモを行います。
DACにお越しの際は、是非各社ブースにお立ち寄りくださいますようお願い申し上げます。
デモのご予約は下記メールにて受け付けておりますので、お手数ですが事前連絡をお願いいたします。
ご予約、お問い合わせは こちら
Jedat Inc. Booth: #560
■ SX-Meister:
LSI設計者の匠の技を反映・継承して、高品質な設計を実現できる次世代回路・レイアウトシステム
■ SX-Meister/Asca-Advanced
要素回路単位のセル（AnaCell）を用いた、アナログ設計を可能とし、設計効率の向上、設計資産の蓄積の標準化を可能とします。新たに開発した自動バイアス設定機能によりさらに効率化が可能となります。
■ SX-Meister/PowerVolt
メモリ、ドライバー などのASSPでの複雑な電源ラインにおける、ESDやロバスト性を高精度に解析します。GDSデータから直接可能で、ネットリストは不要なためすべての設計フローで活用できます。
DACでのDesigner Trackで、昨年に引き続き、論文が採択されました。
Design / IP Track Session 58
Every Joule Counts
WEDNESDAY June 05, 1:30pm – 3:00pm | N262
”Practical Cell Based Analog Design MethodologyⅡ (AnaCell)”
Dorado Design Automation, Inc. Booth: #520
Tweaker ECO Platformは、7nm、5nmなどの最先端テクノロジノードをサポートしています。
■ 最新のTotal ECO Solutionは、Analysis System、ECO System、およびRecovery Systemで構成されています。
■ Tweaker Analysis System
– ECO修正前の実際のボトルネックを特定する、Review-then-Fixメカニズムを提供します。
■ Tweaker ECO System
– あらゆる種類の違反を修正し、ECOの繰り返し回数を大幅に削減します。
■ Tweaker Recovery System
– 未使用スペース、リーク/ダイナミックパワー、および信頼性を最適化することで、設計の冗長性を保証します。
Dorado社 申し込みサイトへのリンクはこちら
FishTail Design Automation, Inc. Booth: #511
制約検証、生成、管理のソリューションを紹介します。
■ 制約検証
- フォーマルな検証、Generated ClockのPeriod/Alignment、Timing exception、非同期リセット、グリッチ、reset domain crossing検証- 検証とアサーションフローにより、1-3%までエラーを自動で削減し、デバグを可能とします。
これらの検証機能が、なぜ業界をリードする企業のSoCやIPで利用されているかを紹介します。
■ 制約生成
- Socやその構成ブロックにおける、すべてのClock定義や、ClockGroupをIPブロックから自動生成します。- RTLからClock 定義/Clock groupsを自動抽出し、EXCELやclockブラウザーで管理できます。
■ SDC等価検証
- RTLとサインオフネットリスト間の等価性を検証します。同時にIPから提供されるSDCが、SoCで適用された場合での一貫性を検証します。
Fractal Technologies Booth: #561
TRUST YOUR IP BUT VERIFY
フラクタルの製品は、設計で使用されるすべての異なるデータフォーマット間の一貫性をチェックし検証することで、スタンダードセルライブラリ、IOライブラリ、および汎用IPブロック（デジタル、ミックスドシグナル、アナログ、およびメモリ）の品質を向上させます。 フラクタルは、”Crossfire”と”IPdelta Software Tool Suite”を提供しています。
新製品 – IPバージョン検証ソリューション “IPdelta”
ラクタルはDACで新製品「IPdelta」のデモを行いますのでbooth 561にお越しくださいますようお願いいたします。
IC Manage, Inc. Booth: #325
■ GDP-XL
：IC設計のための次世代データ管理ツールです。Perforce とGit ユーザ向けの新しいオプションを紹介します。
■ PeerCache
：クラウド利用時の性能向上と、オンプレミスでのストレージアクセス向上を実現します。
■ Envision
：プロジェクト追跡、テープアウト予測、検証を行います。
ProPlus Design Solutions, Inc. Booth: #354
■ NanoSpice Giga(TM) が実現する、FastSPICEに代わる高精度ソリューション
- メモリ・フルチップ設計を可能にする、10兆個の素子を扱う唯一の SPICE シミュレータ
- 電流・パワー・タイミングを正確にシミュレーション可能- マルチスレッドによる速度スケーラビリティ
- FastSPICE 特有のシミュレーションオプション不要
■ NanoSpice(TM) が実現する、既存 SPICE に代わる高スループットソリューション
- アナログ・ミックストシグナル設計を余裕でこなす、5,000万個以上の素子を扱う最高速の SPICE シミュレータ
- 既存 SPICE シミュレータとの互換性を完全に維持しつつ、経済的なスケーラビリティを提供するパラレル SPICE シミュレータ
Scientific Analog, Inc. Booth: #950
XMODEL、GLISTER、MODELZENを用いることで、Analog/Mixed Signal ICを、SystemVerilog上で効果的に検証する環境を提供します。
■ XMODEL
- Analog/Mixed Signal System を、SystemVerilog シミュレータ上で高速・高精度シミュレーションすることを可能にします。
■ GLISTER
- Cadence(R) Virtuoso(R) 環境の回路図から、コードを書くことなくアナログ回路の SystemVerilog モデルを作成することができます。
■ MODELZEN
- 回路ネットリストから SystemVerilog モデルを抽出する、アナログ回路用自動モデル生成ツールです。
Silicon Creations, LLC Booth: #525
Simplify Design Automation, Inc. Booth: #560
SimplifyDA社は手配線設計の分野に高速かつ高品質の自動配線ツールを提供し、設計時間の大幅な短縮を実現します。
■ SimplifyPCB：PCB設計向け自動配線ツール。BGA部品を多用する多層PCB設計に適した各種自動配線機能を手配線同等の配線率で提供。
■ SimplifyPKG：ICパッケージに対するフィージビリティ・スタディや手設計を大幅に軽減する自動配線機能を提供。
■ SimplifyFPD：フラットパネルディスプレー設計向け自動配線ツール。FPD設計に必要な高品質な自動配線を提供。
Truechip Solutions Pvt. Ltd. Booth: #355
検証IPスペシャリストであるTruechipは、設計および検証ソリューションの大手プロバイダーで、ASIC、FPGA、およびSOCの開発に伴うコストとリスクを軽減できます。また業界初の24時間年中無休のサポートモデルを提供し、VIP統合、カスタマイズ、SOC検証を支援します。
Truechipには非常に大規模で包括的なVIPラインナップとともに、デバッグ環境のTruEYE GUIによってデバッグパラダイムをトランザクションレベルからシグナルレベルに変更し、デバッグ時間を最大50％短縮します。
VIPおよびTruEYE GUIのデモはブース＃355でご覧いただけます。
DACにてPCIe Gen2のVIPライセンスを2セット1年間無料でご提供します。詳しくは下記をご参照ください。
https://www.truechip.net/free-vip-offer
皆様のご来場をお待ち申し上げております。
お問い合わせ、ご予約はこちら までお願いいたします。
以上
2019年4月26日 第１報
2019年5月 7日 Dorado Design Automation, Inc.、Scientific Analog, Inc. の出展情報を追加しました
2019年5月10日 Simplify Design Automation, Inc. の出展情報を追加しました
2019年5月15日 Fractal Technologies の出展情報を追加しました
2019年5月23日 Truechip Solutions Pvt. Ltd. の出展情報を追加しました
＊パートナー企業の情報は随時追加いたします。