Downloadパートナー企業の DAC2023 出展情報について
株式会社ジーダット
イベント情報
お客様各位
2023年6月20日
株式会社ジーダット
パートナー企業の DAC2023 出展情報について
来る2023年7月9日から13日まで、米国カルフォルニア州サンフランシスコにて開催されます「60回 DAC(Design Automation Conference)」において、ジーダットのパートナー各社は、下記の通り展示・デモを行います。
DACにお越しの際は、是非各社ブースにお立ち寄りくださいますようお願い申し上げます。 デモのご予約は下記メールにて受け付けておりますので、お手数ですが事前連絡をお願いいたします。
Baum Design Systems Co., Inc. Booth:#1550
Baumは、モバイル、AI/機械学習、自動車、IoT、ネットワーキング、サーバー市場において、半導体設計のエネルギー効率を最適化するためのソフトウェアとソリューションを提供しています。Baumの画期的な技術である正確なパワー解析技術とパワーモデルによって、他の製品に比較して100倍高速な検証が可能です。
■ PowerBaum
高速かつ正確でポータブルなパワーモデルを自動作成
■ PowerWurzel
RTL FSDB、GL FSDB、SAIFを使用した正確なゲートレベルパワー解析
■ PowerSpion
RTLデザインからクロックゲーティング構造を自動抽出し、クロックゲーティングの有効性をレポート
Maxeda Technology Booth:# 2558
今年のDACでは、MaxPlace RL（強化学習）reward platformとDesignPlanを中心にご紹介いたします。
■MaxFlow
データフロー解析・可視化
■ MaxPlace™ RL reward platform
生成 AI により、高性能チップの需要が急増していますが、大規模化とともに考えられる配置の選択肢が膨大にのぼるため、最適な配置を実現するのは困難です。AI支援EDA が登場していますが、RLの実行時間が1か月を超えることは依然として課題です。
MaxPlace™ RL reward platformは、GPUアクセラレーションとネットリスト クラスタリングにより100倍高速なRLランタイムを実現できます。また、同社のアプローチは競合他社よりもはるかに優れた結果をもたらしており、すでに MediaTek 5G Dimensityシリーズ チップに採用されています。
■ DesignPlan
設計の大規模化により、チップ設計全体を実行可能なブロックサイズに分割して、設計を並行して進め、納期短縮を図る必要があります。Maxedaは、SoCブロックフロアプランニングツールDesignPlan™をリリースし、ブロックのアウトラインとともにブロック配置を検討し、設計の初期段階で有効な設計ガイダンスを提供します。
Primarius Technologies Co., Ltd. Booth:# 1419
統合DTCO/カスタムデザインソリューションを、デバイスモデリング、PDK、スタンダードセルライブラリツールとともにご紹介します。
■ SDEP
業界トップクラスのIDMならびにファウンドリ企業にご採用いただいているモデリング環境です。拡張性に優れたAPIと自動モデリング機能によって、モデル開発のTATを劇的に短縮・改善することが可能です。
■ PCell Lab/PQLab
PCell/PDKを生成・検証するソリューションです。PCellLabはユーザフレンドリな環境でPCellライブラリを自動生成するツール、PQLabはPDK品質を検証するツールです。
■ NanoCell/LibWiz
スタンダードセルライブラリのキャラクタライゼーション・検証ソリューションです。NanoCellで高精度モデリングを行い、LibWizによってライブラリ検証を行うことができます。
■ 9812AC
1/f雑音、Random Telegraph Noiseを大信号印加環境で測定する業界初の製品です。
■ FS-Pro
DC/AC、信頼性、統計的な測定に対応した、All-in-Oneの半導体パラメトリックアナライザです。
■ その他、SoC設計ソリューション
NavisPro: RTLによる階層設計ソリューション
TRASTA: トランジスタレベルでのクリティカルパス解析ツール
PathInspector: トランジスタレベルでのクリティカルパス抽出ツール
PadInspector: チップ－パッケージ間のインタフェース検証ツール
Scientific Analog, Inc. Booth:#2510
SystemVerlog 上でアナログ回路をモデル化し、シミュレーションするための環境であるMODEL/GLISTER/MODELZENをご紹介しました。
■ XMODEL
-Analog/Mixed Signal System を、機能モデルまたは回路レベルモデルを用いて、SystemVerilog シミュレータ上で高速・高精度シミュレーションすることを可能にします。XMODEL は、SPICE を起動することなく SystemVerilog 上でアナログ回路をシミュレーションすることができるため、SPICE・Verilog-AMS・Real-Number Verilog など、既存のツールでは困難なディジタル・アナログ混載の大規模 Mixed Signal システムの検証を容易にします。
■ GLISTER
-Cadence(R) Virtuoso(R) 環境に組み込む，XMODEL と MODELZEN 向けの GUI です。GLISTER を用いることで、コードを書くことなく回路図上で簡単にアナログ回路の SystemVerilog モデルを構成し、XMODEL シミュレーションが実行できます。
■ MODELZEN
-XMODEL プリミティブを用いて、回路ネットリストから SystemVerilog モデルに変換する、アナログ回路用自動モデル生成ツールです。
Silicon Creations, LLC Booth:#2225
Silicon Creationsは、米国とポーランドにオフィスを構える、大手シリコン IP 開発会社です。同社は、スマートフォン、ウェアラブル、コンシューマ機器、プロセッサ、ネットワーク機器、自動車、IoT、医療機器など多様なアプリケーション向けに、高精度・汎用タイミング（PLL）、発振器、低消費電力・高性能SerDes、高速差動I/Oなど、世界最高水準のシリコンIPを提供しています。これらのIP は、業界で利用可能な最先端のプロセス技術で実証され量産されています。
Truechip Solutions Pvt. Ltd. Booth:#2544
検証IPのスペシャリストであるTruechipは、ASIC、FPGA、SOCの開発に関連するコストとリスクを低減し、設計を加速させる設計・検証ソリューションのリーディング・プロバイダーです。過去15年にわたり、お客様にサービスを提供しており、現在100種類以上の業界標準プロトコルに対応しています。VIPのインテグレーション、カスタマイズ、SOC検証を専門とする業界初の24×5サポートモデルを提供しています。
XYALIS Booth:#2455
XYALIS は、MDP（Mask Data Preparation）の生産性と信頼性を向上させる最先端のソフトウェアソリューションを提供して25 年を迎えます。
マルチ プロジェクト ウェーハ (MPW) の配置、フレーム生成、マスクセット設計、フィールド ステッチング、マスク オーダー フォーム生成、チップおよびレチクルレベルのダミーフィル、レイアウト操作ツールに至るまでの広範囲なツールをサポートして、MDPを最適な方法で自動化します。
• マルチプロジェクトのウェーハ配置による生産コストの最適化
• 直感的で再利用可能なプロセス固有のテンプレートに基づくフレーム生成
• マスクセットのレイアウト編集
SEMI標準のサポート、強力なスクリプト機能、および SQLデータベースへのリンクにより、既存の設計や製造フローに容易に統合できるようになりました。また、CMPフィル エンジンである GOTstyleおよびGOTfillerのデモンストレーションも行います。
皆様のご来場をお待ち申し上げております。
https://www.jedat.co.jp/products/partner_eda/
以上
2023年6月19日 第１報