株式会社ジーダット

　　　　　　　　　　　 SystemVerilog 設計・検証環境

XMODEL

アナログ回路のVerilog モデルを生成
SystemVerilog シミュレータで アナログ回路をシミュレーション可能
ミックスドシグナル回路・チップ全体の 設計・検証を高速化

製品構成

  • XMODEL コアシミュレータ: Verilogシミュレータ上で、XMODELのSystemVerilogモデルを用いたシミュレーションを実行するエンジン　
  • GLISTER : XMODELをVirtuoso®上で実行するための回路図生成・シミュレーション統合環境　
  • MODELZEN : 回路図からSystemVerilogで動作するモデルを生成するツール

特徴

  • 回路応答特性を関数記述として、連続的な 波形を表現　
  • イベントドリブンシミュレーションによる高速化

対応SystemVerilog シミュレータ

  • VCS®
  • NC-Verilog®　
  • ModelSim®

全体構成

■設計のさまざまな局面で適用可能

Top-Down ツールとして : 高速のAnalog/Mixed Signal 機能シミュレーションが可能

  • 例 : 高速リンクシステムのBER 特性設計（クロッキング、等化方式をパラメータに）　
  • SPICEやVerilog-AMS よりも高速　
  • 検証済みのディジタル回路が適用可能

Bottom-Up ツールとして : アナログ回路のモデルを容易に記述/生成可能

  • 豊富なPrimitiveを用いてアナログ回路の機能モデルを記述　
  • Circuit-level modeling (CLM) により回路図ベースのモデルを作成　
  • MODELZENなどを活用して機能モデルのチューニング、回路図ベースのモデル抽出が可能

Sign-Off ツールとして : アナログ/ディジタル混載大規模システムのチップレベル検証が可能

  • 例 : 高速I/O 搭載プロセサ、高電圧チャージポンプ搭載NANDフラッシュメモリなど
  • Verilog-AMSやReal-Number Verilog の10～100倍の高速シミュレーションが可能
  • SystemVerilogによるディジタル設計フローに完全準拠

■GLISTER を用いたVirtuoso との統合設計環境

■ 回路設計への適用例（SPICE シミュレーションとの速度比較）

  • カスケード接続したチャージポンプのスタートアップ/セトリング動作シミュレーション（Transient解析）
  • シミュレーション時間 :
    SPICE : 11.7 min.
    XMODEL : 31.68 sec. (22.2X 高速化)
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