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【NEW！】
「PowerGenerator と PowerVoltを活用したパワーデバイスのレイアウト設計事例紹介」
三菱電機株式会社様
パワーモジュールの小型化、大容量化が進む中で、パワーチップには低損失、高速にスイッチングできる性能が求められています。性能の向上には、各トランジスタの配線抵抗の不均一差を抑制することが重要です。
今回、PowerGenerator により複数のレイアウトを生成し、PowerVoltにより配線パターンの妥当性を検証する一連の設計フローを適用した事例を紹介します。
さらに、レイアウト生成の効率化を目的にPowerGenerator の機能改善をしていただきましたので併せて紹介します。
（PDF:3.01 MB）
DC-Cを活用したアナログレイアウト制約検証事例紹介
エイブリック株式会社様
アナログICに特化し、アナログレイアウトが強みの一つであるエイブリックでは、レイアウト設計において、要求仕様を満足しつつTAT短縮に向けた制約検証の効率化に取り組んでおります。
アナログレイアウト設計では、寄生要素に対する制約（配置/配線）遵守は絶対条件です。
しかし、検証者のスキルによる検証精度のバラツキが発生し、且つ目視による確認のため、多くの検証時間を要してしまっています。
今回、「DC-C」をレイアウト設計フローに盛り込み、要求仕様を満足しTAT短縮を実現した事例をご紹介いたします。
（2.87 MB）
【NEW！】
PowerVolt 活用事例 パワーデバイスの端子位置検証への活用
三菱電機株式会社様
パワー半導体モジュールの小型化・大容量化に伴い、パワー半導体チップは高電流密度化しています。
チップの性能を十分に発揮するためには、チップ表面電極内の電位分布をなるべく低電位で均一化出来る箇所にワイヤボンドやテストプローブ用の端子を設置することが重要となってきます。
今回、PowerVoltを用いた端子位置設計の一例を紹介します。
（PDF:2.10 MB）
PowerVolt適用事例
デバイスのオン抵抗算出からチップレベル電源網検証へ
東芝デバイス＆ストレージ株式会社様
東芝デバイス＆ストレージでは、アナログ・パワー半導体設計の重要課題である高い特性効率を持った半導体の短TATな設計を目的に、PowerVoltを活用しています。
プロセスごとにPDK化したテクノロジーと独自のインターフェースの提供により、デバイス開発者や回路設計者、レイアウト設計者が簡単にPowerVoltを利用できる環境を構築しました。
これまで主にデバイスのオン抵抗算出に利用していたものをチップレベルの電源網解析に適用拡大しました。
従来の寄生シミュレーションの方法に比べ、解析時間の短縮と設計後戻りの軽減を可能とした、効率的な設計フローが実現できましたので紹介します。
（PDF:575 KB）